＜スピード測定ツール＞

USB2.0 HiSpeed転送といえばスペック的には480Mbpsということになっていますが、実際のところどの程度のスピードが出るのかについては、PCのチップセット・OSの種類・OSに組み込んでいるデバイスなどによって変動します。もちろんUSBデバイスのマイコンや、マイコンで動作するファームウエアなども影響を与えます。

実際何かの要件があって、高速でデータ転送を行う必要が生じたとき、「カメレオンUSB　SPA3」と手持ちのPCを使って、スペック的にアプリケーションを作成することが可能なのかどうか？　これは重要な問題です。実際に開発を進めたあげく、やっぱり速度が足りませんでしたでは悲しすぎます。

そこで、今回「カメレオンUSB　SPA3」をPCに接続して、いったい「現在の環境でどの程度までの速度でデータの転送が出来るのか」という「限界転送速度」を測定することにしました。PCで実行中のプログラムから、上り（SPA3 -> PC)下り（PC -> SPA3)それぞれ測定します。もちろん、ただデータを送ればよいというわけではなく、正しく送れているかも受け側でチェックするようにしています。

このサンプルアプリケーションは、自由に改変して使用していただいて構いません。ユーザ独自のアプリケーションを開発する際のフレームワークとしてお使いください。

ダウンロード　スピード測定アプリ(spd_chk16)ソース一式（ホストアプリ・ロジック）

＜FX2のFIFOについて＞

FX2はGPIFとFIFOと大きく2つのインターフェイスを提供しています。GPIFというのはFX2LP側が主導権をもって、外部機器をコントロールしてデータ転送を行うための仕組みで、IDEインターフェイスのハードディスクなどを直結して使用することが出来るようになっています。これに対してFIFOというのは、FX2は単なるFIFO（先入れ先出し）メモリとして動作して、FX2の外部回路が主導権をもってデータ転送を行うことになります。

「カメレオンUSB　SPA3」の場合はSpartan3Aという、汎用的かつ高速な外部回路が存在しますので、通常FX2LPはFIFOモードとして使用することになります。

FIFOメモリとして動作すると書きましたが、このFIFOメモリのアクセスの方法によって2種類のモードに分けることが出来ます。非同期アクセスモードと同期アクセスモードです。非同期アクセスモードは、ライト（リード）信号をFX2に与えて、このライト（リード）信号の立ち上がり（立下り）のタイミングでFIFOメモリーにデータを書き込む（読み込む）方法です。

これに対して同期アクセスモードは、ライト（リード）信号を有効にしている期間に、IFCLKと呼ばれるクロック信号の立ち上がり（立下り）に同期して毎回データを書き込む（読み込む）方法です。転送速度は非同期方法に比べて高速になりますが、その反面タイミングを取るのが難しくなります。

同じ同期アクセスモードでもこのIFCLKをFX2の内部(30/48MHz)で生成するか、外部から(Max 48MHz)取り込むかによっても動作タイミングが異なってきます。また、FIFOのデータバスの幅をエンドポイント毎(FIFOアドレスで選択する）に8bitか16bitに切り替えることが可能です。

速度的にはバス幅16bitで48MHzで転送するのが一番高速になりますが、480MbpsのUSB2.0 HiSpeedの速度を考慮すれば、8bit幅 48MHz（384Mbps）、16bit幅 30MHz(480Mbps)でも十分に使い切ることになります。

各転送モード時の信号のタイミングチャートははFX2のデータシートを参照していただく必要がありますが、高速なデータ転送を行うためには下記の点に留意する必要があります。

＜SPA3ライブラリを使った高速転送＞

カメレオンUSB SPA3では、SPA3ライブラリがFX2のファームウエアを提供します。このファームウエアを使用することで、FIFOを使った高速転送を実現します。

下りのエンドポイントはEP2OUT(アドレス0x02)、上りのエンドポイントはEP6IN(0x86)を使用します。各エンドポイントの長さはバルクエンドポイントの最大長の512Byteでこれをクワッド(x4)バッファとして、2Kbyteを割り当てます。

提供される関数を使用してエンドポイント毎の開始・停止処理、FIFOの8/16bit切り替え、IFCLKの設定などを行います。
（関数の詳細はこちらのページをご覧ください）

今回のサンプルでは使用していませんが、Spartan3A内部にはブロックRAMが内蔵されています。FX2の2Kbyteのバッファでは不十分で、データの取りこぼしが生じる状況でも、ブロックRAMをバッファとして使用することで安定した転送が実現できます。

＜spd_chk16アプリの処理概要＞

spd_chk16アプリではエンドポイントは上り・下りでそれぞれ固定。16bit幅のFIFOで30MHzのFX2内部クロックを使った非同期転送で限界速度を測定します。

測定方法は上りを測定して、下りを測定というようにそれぞれを分けて測定することで、測定中のエンドポイントの切り替えは行いません。

32bitのインクリメンタル数値を転送して、受信側で正しいことをチェックします。本来は不要な機能ですが、開始番号（シード）をPC側からJTAGポート機能を使用して、FPGAのレジスタに設定しています。

限界速度を測定するために、FIFOの状態信号(FLAGA/FLAGB)をFPGAがチェックして、FIFOに空きがある状態であればデータを書き込む（データがFIFOに到着していれば読み込む）方法を採用しています。FPGAはFIFOが一杯（FIFOにデータが無い）の状態の待ちクロック数(wait_cnt31)をカウントしています。転送にかかったクロック数（時間）は（待ちクロック数＋転送バイト数）となり、実際の転送速度を計算することが出来ます。

待ちクロック数(wait_cnt31)とFPGA側でデータを検証したフラグを、PC側から読み出します。

転送バッファの容量を見積もるために、FIFOバッファが一杯で、待たされている時間がどの程度続くかを調べることは有効です。
今回試験的に、Spartan3AのブロックRAMを使用して、一定以上の待たされている時間を記録する機能を実装しています。

（USB2.0 HiSpeed専用のアプリケーションです、USB1.1やFullSpeedでは動作しません）


＜ソースコードの解説＞

こちらのページでFPGAのコンフィグ、JTAGポートなどの解説を行っていますので、USBの高速転送に絞って説明します。

Visual C++ 2010 Express ソースコード(spd_chk.cpp)
  1. #include "stdafx.h"
  2. #include "cusb2.h"
  3. #include "spa3.h"
  6. //#define DEBUG_SPA3
  7. //#define WAIT_DISP
  9. #ifdef DEBUG_SPA3
  10. u8 spa3_bit[1024*64];
  11. #else
  12. u8 spa3_bit[]=
  13. #include "spa3_bit.inc"
  14. #endif
6行目のDEBUG_SPA3を有効にすると、ISEが生成したbitファイルを直接読み込んでFPGAのコンフィグを行います。
7行目のWAIT_DISPを有効にすると、ブロックRAMを使用して収集した待ち時間を表示します。
  1. #define MODE_IDLE　　0
  2. #define MODE_START　1
  4. #define DIR_FX2PC 　0 //EP6IN (FX2 -> PC) transfer
  5. #define DIR_PC2FX 　1 //EP2OUT(PC -> FX2) transfer
  7. #define BUF_LEN 1024*64
  8. #define QUE_NUM 16
1−2行目はPCアプリからFPGAに転送中/停止中を伝えるための定義です。
4-5行目はPCアプリからFPGAに転送方向を伝えるための定義です。
7−8行目は同期転送用のスレッドを起動する際に、指定する転送バッファの長さと個数です。
  1. #define START_SEED32 0x12345678
  3. class cusb2 *usb;
  4. class spa3 *spa3;
  6. cusb2_tcb *tcb1;
  8. s32 max_cnt;
  9. s32 cnt;
  10. s32 err_cnt;
6行目は同期転送用のスレッドを制御するためのタスクコントロールブロックへのポインタです。
  1. #define PORT_BITS 35 //PC<->FPGA間のポートビット数（入力と出力は同じビット数）
  3. struct{//出力(PC -> FPGA)ポート
  4. 　　u64 init_val :32;
  5. 　　u64 DIR : 1;
  6. 　　u64 MODE : 1;
  7. 　　u64 RST : 1;
  8. } out_port;
  10. struct{//入力(FPGA -> PC)ポート
  11. 　　u64 wait_cnt :31;
  12. 　　u64 cmp_err : 1;
  13. } in_port;
JTAG ポートの定義です。
出力ポートでFPGAの動作モード、設定などを行い。
入力ポートでFPGA状態を取得します。
1行目は大きいほうの出力ポート35bitになっています。
  1. bool fx2pc_func(u8 *buf, u32 len){
  2. 　　static u32 cnt32=START_SEED32;
  3. 　　u32 i,*p;
  4. 　　p = (u32 *)buf;
  5. 　　for(i=0; i < (len/4); i++)
  6. 　　{
  7. 　　　　if(p[i] != cnt32++)
  8. 　　　　{
  9. 　　　　　　if(err_cnt < 5)
  10. 　　　　　　　　printf("\nerr in %8.8X %8.8X != %8.8X\n", cnt*BUF_LEN+i*4, p[i], cnt32-1);
  11. 　　　　　　err_cnt++;
  12. 　　　　}
  13. 　　}
  14. 　　if(cnt++ < max_cnt) return true;
  16. 　　spa3->ep6in_stop();
  18. 　　out_port.MODE = MODE_IDLE;
  19. 　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  20. 　　return false;
  21. }
同期転送スレッドから呼び出されるコールバック関数です。FX2 -> PCにデータが届いた際に呼び出されます。
ポインタbufにデータのポインタ、lenにデータの長さがセットされて呼ばれます。この例では単純にファイルに書きためています。コールバック関数は戻り値が重要で、引き続きデータを受信（送信）しつづける際にはtrueを返し、送受信を終了する際にはfalseを返すようにします。

16行目はSPA3ライブラリのep6in_stop()関数を呼び出し、FX2に対して転送を停止するように指示しています。
18-19行目はJTAGポート機能を使用して、FPGAに対して転送モードの終了を指示しています。
  1. bool pc2fx_func(u8 *buf, u32 len){
  2. 　　static u32 cnt32=START_SEED32;
  3. 　　u32 i,*p;
  4. 　　p = (u32 *)buf;
  5. 　　for(i=0; i < (len/4); i++)
  6. 　　{
  7. 　　　　p[i] = cnt32++;
  8. 　　}
  9. 　　if(cnt++ < max_cnt+QUE_NUM) return true;
  11. 　　spa3->ep2out_stop();
  13. 　　out_port.MODE = MODE_IDLE;
  14. 　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  15. 　　return false;
  16. }
同期転送スレッドから呼び出されるコールバック関数です。PC -> FX2に転送するデータを作成するために、バッファに空きが出来た際に呼び出されます。
事前に送信用のデータをキューの数だけ作成することになります。ですのでこの関数が呼ばれる回数は、実際に送信したキューの数＋作成したキューの数になる点にご注意ください。

他の処理は上のコールバック関数と同様です。
  1. void wait_and_showinfo(){
  2. 　　usb->delete_thread(tcb1);
  3. 　　if(err_cnt != 0)
  4. 　　{
  5. 　　　　printf(" NG(err=%d).\n", err_cnt);
  6. 　　}
  7. 　　else
  8. 　　{
  9. 　　　　printf(" OK.\n");
  10. 　　}
  11. 　　//printf("%fMbps\n",48.0*16.0* (BUF_LEN*max_cnt/2)/(BUF_LEN*max_cnt/2+(in_port.wait_cnt & 0x7fffffff))); //48MHz 16bit
  12. 　　printf("%fMbps\n",30.0*16.0* (BUF_LEN*max_cnt/2)/(BUF_LEN*max_cnt/2+(in_port.wait_cnt & 0x7fffffff))); //30MHz 16bit
  13. 　　if(in_port.cmp_err)
  14. 　　　　printf("FX2 compare err!!\n");
  15. 　　}
転送速度を表示する関数です。
2行目で同期転送スレッドを削除しています。
11−12行目はIFCLKの周波数、待ち時間などから実際の転送速度を計算しています。
  1. void disp_wait(u16 *buf){
  2. 　　s32 i;
  3. 　　u32 max = 0;
  4. 　　u32 max2 = 0;
  5. 　　u32 ave = 0;
  7. 　　for(i = 0; i < 1024; i++){
  8. 　　　　printf("%4.4X ", buf[i]);
  9. 　　　　if(i%8 == 7) printf("\n");
  10. 　　　　if(buf[i] > max){
  11. 　　　　　　max2 = max; //最大値は起動前に待たされた分になるので、2番目を使用
  12. 　　　　　　max = buf[i];
  13. 　　　　}
  14. 　　　　ave += buf[i];
  15. 　　}
  16. 　　printf("wait cycle(48MHz) ave = %d max = %d.\n", ave/1024, max2);
    }
ブロックRAMを使用して収集した待ち時間(Cycle)を表示する関数
  1. int _tmain(int argc, _TCHAR* argv[])
  2. {
  3. 　　u64 dev_dna;
  4. #ifdef WAIT_DISP
  5. 　　u16 wait16[1024];
  6. #endif
  8. #ifdef DEBUG_SPA3
  9. 　　FILE *fp_spa3;
  10. 　　fopen_s(&fp_spa3, "spa3a\\spd_chk.bit","rb");
  11. 　　fread(spa3_bit, 1, sizeof(spa3_bit), fp_spa3);
  12. 　　fclose(fp_spa3);
  13. #endif
  15. 　　usb = new cusb2();
  16. 　　spa3 = new class spa3();
  17. 　　u8 t = 0;
  18. 　　if(argc == 2)
  19. 　　{
  20. 　　　　char *s;
  21. 　　　　t = (u8)strtol(argv[1], &s, 10);
  22. 　　}
  23. 　　dev_dna = 0;
  24. 　　if(spa3->init(usb, &dev_dna, spa3_bit)) //Spartan3Aコンフィグレーション
  25. 　　{
  26. 　　　　printf("Device DNA = %8.8X%8.8X\n", (u32)(dev_dna >> 32), (u32)dev_dna);
メイン関数です。
15-16行目でカメレオンUSB、SPA3クラスを実体化させています。
23行目でdev_dnaにゼロを指定することで、最初に見つけたカメSPA3を対象にします。
24行目でFX2にSPA3ファームウエアのロード、FPGAのコンフィグを行います。
  1. 　　　　spa3->set_fifo_16(); //FIFO 16bit
  2. 　　　　//spa3->ifconfig(0xE3); //slave FIFO, IFCLK=48MHz, IFCLK出力, 同期(Sync)モード
  3. 　　　　spa3->ifconfig(0xA3); //slave FIFO, IFCLK=30MHz, IFCLK出力, 同期(Sync)モード
  5. 　　　　out_port.init_val = START_SEED32;
  6. 　　　　out_port.DIR = 0;
  7. 　　　　out_port.MODE = MODE_IDLE;
  8. 　　　　out_port.RST = 1;
  9. 　　　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  11. 　　　　//SPA3Aリセット（初期パラメータロード）
  12. 　　　　out_port.RST = 0;
  13. 　　　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
1行目はFIFOを16bitに設定しています。
3行目はFX2のifconfigレジスタを設定することで、IFCLK 30MHzに設定します。（詳細はFX2のユーザマニュアルを参照）

5−9行目でFPGAに初期値の設定を行います。
11-13でFPGAのリセット(RST)を 1 -> 0にセットしています。
  1. 　　　　cnt=err_cnt=0;
  2. 　　　　max_cnt=1024;
  3. 　　　　tcb1 = usb->start_thread(0x86, BUF_LEN, QUE_NUM, fx2pc_func);
  5. 　　　　spa3->ep6in_start();
  7. 　　　　out_port.DIR = DIR_FX2PC;
  8. 　　　　out_port.MODE = MODE_START;
  9. 　　　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  11. 　　　　printf("Spa3->PC(EP6IN) 転送中(%dMbyte)",BUF_LEN*max_cnt/(1024*1024));
  12. 　　　　wait_and_showinfo();
3行目でFX2->PCへの同期転送スレッドを開始させます。0x86はエンドポイントEP6INのアドレスです。バッファ長、キューの数、コールバック関数を指定します。
5行目でFX2にEP6INの転送開始を指示します。
7−9行目でFPGAに対して、転送方向、転送開始を指示します。
12行目で転送終了を待ち、結果を表示します。
  1. #ifdef WAIT_DISP
  2. 　　　　spa3->mem_read(0, 1024, wait16);
  3. 　　　　disp_wait(wait16);
  4. 　　　　memset(wait16, 0, sizeof(wait16));
  5. 　　　　spa3->mem_write(0, 1024, wait16);
  6. #endif
JTAG RAMアクセス関数を使用して、FPGA内部のブロックRAMを読み出します。
読み出した後は、次の転送に備えて、初期化の書き込みを行います。
  1. 　　　　out_port.RST = 1;
  2. 　　　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  4. 　　　　//SPA3Aリセット（初期パラメータロード）
  5. 　　　　out_port.RST = 0;
  6. 　　　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  8. 　　　　cnt=err_cnt=0;
  9. 　　　　max_cnt=1024;
  10. 　　　　tcb1 = usb->start_thread(0x02, BUF_LEN, QUE_NUM, pc2fx_func);
  12. 　　　　spa3->ep2out_start();
  14. 　　　　out_port.DIR = DIR_PC2FX;
  15. 　　　　out_port.MODE = MODE_START;
  16. 　　　　spa3->port(PORT_BITS, (u8 *)&out_port, (u8 *)&in_port);
  17. 　　　　printf("PC->Spa3(EP2OUT) 転送中(%dMbyte)",BUF_LEN*max_cnt/(1024*1024));
  18. 　　　　wait_and_showinfo();
  19. #ifdef WAIT_DISP
  20. 　　　　spa3->mem_read(0, 1024, wait16);
  21. 　　　　disp_wait(wait16);
  22. #endif
  23. 　　}
  24. 　　delete usb;
  25. 　　return 0;
  26. }
1-6行目でRSTを　1 -> 0にして、FPGAのリセットを行います。
10行目はPC->FX2への同期転送スレッドを開始させます。0x02はEP2OUTのアドレスです。バッファ長、キューの数、コールバック関数を指定します。

残りの処理はFX2->PCとほぼ同じです。


引き続きFPGAのソースコードです。ポイントはFX2のFIFOの扱いになります。
FX2からのIFCLKをクロックに使い、FIFOの状態をFLAG信号で確認しながらリード/ライトを行います。
JTAG経由でブロックRAMへのアクセスも実装しています。
（spd_chkに含まれるjtag_port.vにはブロックRAMアクセスが含まれます。io_dna_testに含まれるjtag_port.vにはブロックRAMアクセスは含まれません。用途に応じて使い分けてください。）

XILINX ISE Verilog ソースコード(spd_chk.v)
  1. module spd_chk(FX2_SLOE, FX2_SLRD, FX2_SLWR, FX2_FD, FX2_FIFOADR, FX2_PKTEND,
  2. 　　FX2_FLAGA, FX2_FLAGB, FX2_FLAGC, FX2_IFCLK, CLK12
  3. 　　);
  5. output FX2_SLOE;
  6. output FX2_SLRD;
  7. output FX2_SLWR;
  8. inout [15:0] FX2_FD;
  9. output [1:0] FX2_FIFOADR;
  10. output FX2_PKTEND;
  11. input FX2_FLAGA;
  12. input FX2_FLAGB;
  13. input FX2_FLAGC;
  14. input FX2_IFCLK;
  16. input CLK12;
トップモジュールの定義です。カメSPA3はFX2と接続されていますので、使用しない信号も残しておきます。同時にucfファイルでピン番号も固定する必要があります。詳しくはこちらも参照。
  1. `define MODE_IDLE 0
  2. `define MODE_START 1
  3. wire MODE;
  5. wire RST;
  7. `define DIR_FX2PC 0
  8. `define DIR_PC2FX 1
  9. wire DIR;
  11. wire [31:0] init_val;
  13. wire [34:0] in_port;
  14. wire [34:0] out_port;
1-3行目は転送中/停止中を示すモード信号
5行目はロジック全体をイニシャライズするためのリセット(RST)信号
7-9行目は転送方向を示すDIR信号

13行目は入力(FPGA -> PC)ポート
14行目は出力(PC -> FPGA)ポート　共に35bitでPCアプリケーションと同じ値にします。
  1. wire [9:0] ram_addr;
  2. wire ram_clk;
  3. wire ram_we;
  4. wire [15:0] ram_din;
  5. wire [15:0] ram_dout;
  7. wire [13:0] jram_addr;
  8. wire jram_clk;
  9. wire jram_we;
  10. wire [15:0] jram_din;
  11. wire [15:0] jram_dout;
  13. jtag_port #(35) jtag_port(.OUT_PORT(out_port), .IN_PORT(in_port),
  14. 　　.CLK(jram_clk), .WE(jram_we), .ADDR(jram_addr), .DIN(jram_dout), .DOUT(jram_din));
  16. ram ram (
  17. 　　.clka(ram_clk), // input clka
  18. 　　.wea(ram_we), // input [0 : 0] wea
  19. 　　.addra(ram_addr), // input [9 : 0] addra
  20. 　　.dina(ram_din), // input [15 : 0] dina
  21. 　　.douta(ram_dout), // output [15 : 0] douta
  22. 　　.clkb(jram_clk), // input clkb
  23. 　　.web(jram_we), // input [0 : 0] web
  24. 　　.addrb(jram_addr[9:0]), // input [9 : 0] addrb
  25. 　　.dinb(jram_din), // input [15 : 0] dinb
  26. 　　.doutb(jram_dout) // output [15 : 0] doutb
  27. );
16-27行目はCORE Generatorで生成したブロックRAMを使用したデュアルポートRAMのインスタンス化です。
12-14行目はjtag_port.vで記述される、JTAGポートとJTAG RAMアクセスのインスタンス化です。
JTAG RAMアクセスからの信号をそのまま、デュアルポートのBポートに接続しています。
このようにすることで、FPGAのロジックが書き込む裏で、同時にPC側からアクセスすることが出来ます。
  1. reg [15:0] addr;
  2. assign ram_addr = addr[9:0];
  3. assign ram_we = 1;
  4. assign ram_clk = FX2_IFCLK;
デュアルポートRAMのAポートに、アドレス、クロックなどをアサインします。
  1. reg slwr,slrd;
  2. reg [31:0] cnt32;
  3. reg [30:0] wait_cnt31;
  4. reg cnt2;
  5. reg [15:0] cnt32_16;
  6. reg cmp_err;
  7. reg first_skip; //first data is invalid
  9. reg [15:0] wait16;
内部レジスタの定義です。
slwrはFIFO書き込み時に０になります。slrdはFIFO読み込み時に０になります。
cnt32は送信データ用の32bitカウンタです。
cnt2はcnt32を2byteずつ送信するためのカウンタです。
cnt32_16はcnt32をラッチする送信用の16bitバッファです。
cmp_errは受信データの正当性をチックし、正しくない場合に1になります。
first_skipは4同期転送時の受信タイミング調整用で、最初のクロックを無視するためのフラグです。
wait16はFIFOが一杯で書き込めないクロック数をカウントするカウンタです。
  1. always @(posedge FX2_IFCLK)
  2. begin
  3. 　　if(RST) begin
  4. 　　　　cnt32 <= init_val;
  5. 　　　　wait_cnt31 <= 0;
  6. 　　　　cnt2 <= 0;
  7. 　　　　slwr <= 1;
  8. 　　　　slrd <= 1;
  9. 　　　　cmp_err <= 0;
  10. 　　　　first_skip <= 1;
  11. 　　　　wait16 <= 0;
  12. 　　　　addr <= 0;
回路全体はIFCLKの立ち上がり信号による同期回路になります。
3−10行目でRST信号によるレジスタに初期値の設定を行います。
4行目はJTAG出力ポート(PC -> FPGA)のカウンタの種をカウンタにセットしています。
  1. 　　end else if((((FX2_FLAGB == 1)&&(DIR == `DIR_FX2PC))||((FX2_FLAGA == 1)&&(DIR == `DIR_PC2FX)))
  2. 　　　　　　&& (MODE == `MODE_START)) begin
  3. 　　　　if(DIR == `DIR_FX2PC) begin
  4. 　　　　　　slwr <= 0;
  5. 　　　　　　if (cnt2 == 0) cnt32_16 <= cnt32[15:0];
  6. 　　　　　　else if(cnt2 == 1) cnt32_16 <= cnt32[31:16];
  7. 　　　　　　if(cnt2 == 1) cnt32 <= cnt32 + 1;
  8. 　　　　end
1−2行目　モードが転送モード(MODE_START)の場合に、FIFOの状況をFLAG信号でチェックして、FIFOに空き（あるいはデータが届いている）状態であれば、FIFOに書き込み（読み込み）を行います。

4−8行目　転送方向が(FX2 -> PC)の場合の処理。
slwrをアクティブにして、cnt2の値にしたがって、16bitレジスタcnt32_16にcnt32の内容をコピーします。2回コピーが終わったら、cnt32をインクリメント。
  1. 　　　　if(DIR == `DIR_PC2FX) begin
  2. 　　　　　　slrd <= 0;
  3. 　　　　　　if((cnt2 == 1) && (FX2_FD != cnt32[15: 0])) cmp_err <= 1;
  4. 　　　　　　if(first_skip == 0) begin
  5. 　　　　　　　　if((cnt2 == 0) && (FX2_FD != cnt32[31:16])) cmp_err <= 1;
  6. 　　　　　　　　if(cnt2 == 0) cnt32 <= cnt32 + 1;
  7. 　　　　　　end
  8. 　　　　　　first_skip <= 0;
  9. 　　　　end
転送方向が（PC -> FX2)の場合の処理。
slrdをアクティブにして、FIFOバスの内容に正しい値が入っているかチェックする。エラー時はcmp_errに1をセット。
slrdをアクティブにした最初のデータは無効なので、これをネグルためにfirst_skipを使用。
  1. 　　　　cnt2 <= cnt2 + 1;
  2. 　　　　if(wait16 >= 2) begin
  3. 　　　　　　addr <= addr + 1;
  4. 　　　　end
  5. 　　　　wait16 <= 0;
  6. 　　end else begin
  7. 　　　　if(MODE == `MODE_START) begin
  8. 　　　　　　wait_cnt31 <= wait_cnt31 + 1;
  9. 　　　　　　wait16 <= wait16 + 1;
  10. 　　　　end
  11. 　　　　slwr <= 1;
  12. 　　　　slrd <= 1;
  13. 　　　　cnt2 <= 0;
  14. 　　　　first_skip <= 1;
  15. 　　end
  16. end
2-5行目 FIFOが一杯で2Cycles以上待たされた状態での書き込み開始の場合は、デュアルポートRAMのアドレスをインクリメントすることで、wait16の値を書き込む。転送が開始された状態なので、待たされたサイクルをカウントするレジスタwait16はクリアする。

7-10行目 転送開始モード(MODE_START)にも関わらず、FIFOの読み書きが出来ない状態だったので、wait_cnt31とwait16をインクリメントする。

11-14行目 転送が行われないときの状態をセット。
  1. assign {RST, MODE, DIR, init_val[31:0]} = out_port;
  2. assign in_port = {cmp_err, wait_cnt31};
  3. assign ram_din = wait16;
  5. assign FX2_SLOE = ((MODE == `MODE_START)&&(DIR == `DIR_PC2FX)) ? 0 : 1;
  6. assign FX2_FIFOADR = (DIR == `DIR_FX2PC) ? 2 : 0;
  7. assign FX2_PKTEND = 1;
  8. assign FX2_SLRD = slrd;
  9. assign FX2_SLWR = slwr;
  10. assign FX2_FD = ((MODE == `MODE_START) && (DIR == `DIR_PC2FX)) ? 16'bzzzzzzzzzzzzzzzz : cnt32_16;
  12. endmodule
1行目 JTAGアウトポート(PC -> FPGA)のアサイン
2行目 JTAGインポート(FPGA -> PC)のアサイン
3行目 デュアルポートRAMのデータバスは常にwait16をアサインしておく。アドレスが変更されることで、自動的に書き込まれる。

5-10行目 モード状態、転送方向(DIR)の状態に応じて、FX2の制御信号をコントロールする。